ID bài viết: 000076014 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 26/12/2013

Tại sao Bộ điều khiển DDR3 SDRAM với UniPHY Intel® FPGA IP trả lại dữ liệu đọc không hợp lệ sau khi cổng trước đa cổng riêng được đặt lại?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Bộ điều khiển DDR3 SDRAM với IP FPGA Intel® UniPHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus® II, Bộ điều khiển DDR3 SDRAM với UniPHY Intel® FPGA IP có thể trả lại dữ liệu đọc không hợp lệ sau khi cổng front end (MPFE) nhiều cổng riêng được đặt lại (mp_*reset_n*), mà không cần cài đặt lại toàn bộ bộ điều khiển (ctl_reset_n/soft_reset_n/global_reset_n). Sự cố này xảy ra vì thanh ghi địa chỉ cho FIFO dữ liệu đọc không được đặt lại cùng với thanh ghi địa chỉ đọc. Sự không phù hợp này dẫn đến địa chỉ đọc chỉ vào vị trí sai của dữ liệu đọc được bộ điều khiển trả về.

    Độ phân giải

    Sự cố này được khắc phục trong phần mềm Quartus® II v15.0.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 11 sản phẩm

    FPGA Cyclone® V GX
    FPGA Arria® V GZ
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA SoC Arria® V SX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.