Do có vấn đề trong phần mềm Quartus® II, Bộ điều khiển DDR3 SDRAM với UniPHY Intel® FPGA IP có thể trả lại dữ liệu đọc không hợp lệ sau khi cổng front end (MPFE) nhiều cổng riêng được đặt lại (mp_*reset_n*
), mà không cần cài đặt lại toàn bộ bộ điều khiển (ctl_reset_n
/soft_reset_n
/global_reset_n
). Sự cố này xảy ra vì thanh ghi địa chỉ cho FIFO dữ liệu đọc không được đặt lại cùng với thanh ghi địa chỉ đọc. Sự không phù hợp này dẫn đến địa chỉ đọc chỉ vào vị trí sai của dữ liệu đọc được bộ điều khiển trả về.
Sự cố này được khắc phục trong phần mềm Quartus® II v15.0.