ID bài viết: 000075987 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/11/2014

Tệp SDC SerialLite II không chính xác được tạo ra cho Altera thiết bị 28 nm

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Khi lõi IP SerialLite II tạo ra tệp SDC, bạn phải chỉnh sửa tệp để bao gồm thông tin bộ thu phát clockout theo thiết kế của bạn. Lõi IP SerialLite II tạo ra tệp SDC độc lập.

    Tên đồng hồ bộ thu phát của lõi PHY tùy chỉnh tx_clkout và rx_clkout được sử dụng trong hạn chế nhóm đồng hồ không đồng bộ trong tệp SDC để tích hợp thiết kế của bạn giữa lõi IP SerialLite II và Lõi IP PHY tùy chỉnh.

    Tên đồng hồ bộ thu phát của lõi PHY tùy chỉnh tx_clkout và rx_clkout cũng được đặt không đồng bộ với xung lõi (đồng hồ rdp/hdp) trong tệp SDC trước khi bạn biên dịch và chạy bộ phân tích thời gian.

    Vấn đề này ảnh hưởng đến tất cả các thiết kế SerialLite II Arria V, Cyclone V, hoặc Stratix V.

    Vấn đề này sẽ không được khắc phục.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    Thiết bị có thể lập trình Intel®

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.