ID bài viết: 000075789 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 02/12/2015

Tại sao độ trễ đầu ra của Cờ Trạng thái cho IP DCFIFO cao hơn độ trễ được chỉ định trong Hướng dẫn Sử dụng Lõi SCFIFO và DCFIFO?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Do tính chất xung nhịp chéo của IP DCFIFO, độ trễ của Cờ Trạng thái có thể lớn hơn 1 lần so với quy định trong Hướng dẫn Sử dụng Lõi IP DCFIFO và SCFIFO (PDF).

Các sản phẩm liên quan

Bài viết này áp dụng cho 31 sản phẩm

FPGA Arria® V GT
FPGA Arria® V GZ
FPGA Arria® V GX
FPGA Stratix® V GT
FPGA SoC Arria® V SX
FPGA SoC Arria® V ST
CPLD MAX® II
FPGA Intel® MAX® 10
FPGA Cyclone® IV E
FPGA Cyclone® III LS
FPGA Intel® Arria® 10 GT
FPGA Stratix® IV E
FPGA Cyclone® V GT
FPGA Cyclone® III
FPGA Stratix® V GX
FPGA Cyclone® IV GX
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Stratix® III
FPGA Stratix® IV GX
FPGA Arria® II GX
FPGA Intel® Arria® 10 GX
FPGA Arria® II GZ
FPGA Stratix® IV GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA SoC Intel® Arria® 10 SX
CPLD MAX® V
FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SE

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.