Do vấn đề với IP phát trực tuyến Intel® FPGA P-Tile Avalon cho Mẫu thiết kế PCI Express*, giao diện định cấu hình lại được xuất không chính xác sang các chân/cổng cấp cao nhất?
Điều này có thể gây ra sự bất ổn trong thiết kế tùy thuộc vào tín hiệu được kết nối với các chân này trên PCB thực tế.
Các tín hiệu sau đây được xuất không chính xác lên cấp cao nhất.
dummy_user_avmm_rst_reset
p0_config_tl_dl_timer_update
xcvr_reconfig_read
xcvr_reconfig_readdatavalid
xcvr_reconfig_waitrequest
xcvr_reconfig_write
p0_config_tl_tl_cfg_add
p0_config_tl_tl_cfg_ctl
p0_config_tl_tl_cfg_func
p0_tx_cred_tx_cdts_type
p0_tx_cred_tx_data_cdts_consumed
xcvr_reconfig_address
xcvr_reconfig_writedata
xcvr_reconfig_readdata
Để giải quyết vấn đề này, hãy sửa đổi RTL cấp cao nhất để ngăn các tín hiệu này được xuất khẩu hoặc sử dụng gán chân ảo để đạt được điều đó.
Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 21.3.