ID bài viết: 000075662 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 19/07/2021

Tại sao IP DMA đa kênh cho PCI Express* cho P-Tile, có độ rộng bus không chính xác cho Giao diện Config TL?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố với IP DMA đa kênh cho PCI Express* cho P-Tile, trong phần mềm Intel® Quartus® Prime phiên bản Pro phiên bản 21.1, giao diện Config TL báo cáo độ rộng không chính xác.

    Tín usr_hip_tl_config_func_o phát sóng phải là tín hiệu 3-bit và tín hiệu usr_hip_tl_config_ctl_o tín hiệu 16 bit.

    Độ phân giải

    Sự cố này đã được khắc phục bắt đầu từ phiên Intel® Quartus® bản phần mềm Prime Pro phiên bản 21.2.

    Hướng dẫn sử dụng DMA đa kênh cho PCI Express* dự kiến sẽ được sửa trong bản phát hành tài liệu trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Intel® Stratix® 10 DX
    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi F
    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi I

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.