Tại sao cổng đầu ra JESD204C Intel® FPGA IP TX j204c_tx_avst_ready ở mức thấp khi được định cấu hình ở chế độ Sub kiện 1 với tham số tối ưu hóa CSR được kích hoạt?

Do một vấn đề đã biết ở phiên bản Phần mềm Intel® Quartus® Prime Pro phiên bản 21.1 và cũ hơn, khi jesd204C Intel® FPGA IP được sử dụng ở chế độ TX trong các thiết bị Intel® Stratix® 10 FPGA hoặc Intel Agilex® 7 và được định cấu hình sang chế độ Sub sub bút tối ưu hóa CSR Optimization được bật, tín hiệu Avalon-ST j204c_tx_avst_ready ở mức thấp mãi mãi.

Sự cố này không ảnh hưởng đến các biến thể Sub sư 0 với bật tối ưu hóa CSR hoặc các biến thể Sub sub kiện 1 bị vô hiệu hóa CSR Optimization.

Không có giải pháp khắc phục sự cố này.

Để tránh vấn đề này, không sử dụng tính năng Tối ưu hóa CSR trong chế độ Sub kiện 1.

Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 21.2.