ID bài viết: 000075625 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/03/2019

Tại sao chế độ giảm giá của lõi FIR II Intel FPGA IP không thể đóng gói phần bổ trợ trước và thanh ghi đầu vào vào khối DSP?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® FIR II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do vấn đề với phần mềm Intel® Quartus® Prime, trình bổ sung trước và thanh ghi đầu vào của lõi FIR II Intel FPGA IP không thể đóng gói vào khối DSP nếu hệ số và độ rộng dữ liệu đầu vào là 19 bit và 18 bit. Nó cũng có thể ảnh hưởng đáng kể đến hiệu suất thời gian thiết kế.

    Độ phân giải

    Sử dụng độ rộng hệ số 18 hoặc 20 bit. Vấn đề này sẽ được khắc phục trong phiên bản phần mềm Quartus Prime trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    Thiết bị có thể lập trình Intel®

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.