ID bài viết: 000075616 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 31/07/2017

Lỗi(13381): Lỗi Verilog HDL tại alt_vip_cps_alg_core_packer.sv(169): chọn bộ phận có kích thước âm hoặc không, nhưng phải sử dụng một hoặc nhiều bit

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do vấn đề với lõi IP Arria® 10 Color Plane Sequencer II, bạn có thể thấy lỗi trên trong phần mềm Quartus® Prime Pro phiên bản 16.1 khi biên dịch IP với tham số hóa sử dụng song song nhiều hơn một pixel.

    Độ phân giải

    Vấn đề này đã được khắc phục bắt đầu từ phiên bản phần mềm 16.1.1 của phần mềm Quartus Prime Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.