ID bài viết: 000075597 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/07/2021

Tại sao IP truyền phát trực tuyến Avalon® Intel® L-/H-Tile cho PCI Express* lại vi phạm thời gian trên đường dẫn băng qua tên miền đồng hồ?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 20.3 đến 21.2, bạn có thể thấy các vi phạm thời gian giữa các đường dẫn băng qua tên miền đồng hồ trong IP Truyền phát trực tiếp Intel® L-/H-Tile Avalon® cho PCI Express*.

    IP Phát trực tuyến Intel® L-/H-Tile Avalon® cho PCI Express* tạo ra logic đồng bộ hóa bắt buộc để vượt qua miền đồng hồ, tuy nhiên, các tập tin hạn chế thiết kế Synopsys* (.sdc) không hạn chế chính xác các đường dẫn này.

    Độ phân giải

    Để giải quyết vấn đề này, hãy làm theo các bước tiếp theo:

    1. Tải altera_pcie_s10_gen3x16_cdc tập tin Hạn chế Thiết kế Synopsys* (.sdc)
    2. Thêm altera_pcie_s10_gen3x16_cdc.sdc vào dự án Intel® Quartus® của bạn
    3. altera_pcie_s10_gen3x16_cdc.sdc phải được đặt sau IP phát trực tuyến Avalon® Intel® L-/H-Tile cho tệp cấu hình PCI Express* (.ip)

    Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 21.3.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 TX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.