ID bài viết: 000075596 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 24/04/2021

Tại sao tôi thấy các lỗi thời gian vượt qua xung rx_lanes_aligned trong ví dụ thiết kế của interlaken (Thế hệ thứ 2) Intel® FPGA IP?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Interlaken (Thế hệ thứ 2)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 21.1 trở lên, tín hiệu rx_lanes_aligned không được đồng bộ hóa với usr_clk trước khi thoát ra lõi sở hữu trí tuệ (IP). Điều này có thể gây ra khả năng di chuyển ở logic người dùng nếu nó không được người dùng đồng bộ hóa. Sự cố siêu phân tích có thể truyền đến logic người dùng ngay cả khi sự thay đổi liên kết không thường xuyên.

    Độ phân giải

    Để giải quyết vấn đề này, Intel khuyên bạn nên thêms ynchronizer vào tín rx_lanes_aligned mềm vào usr_clk của bạn.

    Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 22.3.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA Intel® Stratix® 10 NX
    FPGA Intel® Stratix® 10 MX
    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi F
    FPGA Intel® Stratix® 10 DX
    FPGA Intel® Stratix® 10 TX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.