ID bài viết: 000075552 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/06/2018

Tại sao tôi thấy các vi phạm thời gian lưu trữ nhỏ trong "IP cứng H-tile cho Intel® FPGA IP Ethernet"?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® 100G Ethernet Độ trễ thấp cho Arria® 10 và Stratix® V
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do có vấn đề trong Phần mềm Intel® Quartus® Pro phiên bản 18.0 trở lên, bạn có thể thấy các vi phạm thời gian tổ chức nhỏ trong "IP cứng H-tile cho Intel® FPGA IP" Ethernet."

     

     

    Độ phân giải

    Để giải quyết vấn đề này, hãy thử một hạt giống phù hợp khác để tránh những vi phạm thời gian này.

    Sự cố này được khắc phục Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 18.1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.