Tại sao thiết kế của tôi, bao gồm IP R-Tile Avalon Streaming cho PCI Express*, không thể cấu hình lại thành công hoặc thao tác Cập nhật CVP?

Bạn có thể gặp lỗi khi cấu hình lại hoặc thực hiện cập nhật CVP trên thiết bị của mình nếu không có tín hiệu đồng hồ chạy tự do ổn định trên các chân đồng hồ tham chiếu (REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P) của R-Tile trước khi thực hiện quá trình cấu hình lại.

Sự cố sẽ không ảnh hưởng đến thiết bị của bạn trong quá trình cấu hình đầu tiên ngay cả khi không có tín hiệu đồng hồ chạy tự do ổn định trên các chân đồng hồ tham chiếu (REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P).

Cung cấp tín hiệu xung nhịp chạy tự do ổn định trên các chân đồng hồ tham chiếu (REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P) của R-Tile trước khi bắt đầu thao tác cấu hình lại thiết bị.

Thông tin này đã được thêm vào Hướng dẫn sử dụng Cấu hình FPGA Agilex™.