ID bài viết: 000075482 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 03/01/2016

Tại sao liên kết PCIe của tôi bị kẹt trong trạng thái Phát hiện Arria® II và Stratix® IV?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong PCIe Hard IP PMA, liên kết có thể bị kẹt trong trạng thái Detect.Active.

    Điều này là do bộ thu phát phát hiện logic không hoàn trả xung PHYSTATUS trên giao diện PIPE cho lõi IP cứng nếu thời gian thấp của hai TxDetectRx lặp lại ít hơn 544 ns.

    Vấn đề này ảnh Stratix® IV GX, Stratix® IV GT và các Arria® II GX.

    Độ phân giải

    Thay đổi logic đặt lại IP cứng theo cách thủ công để hiển thị tín hiệu crst srst cho ít nhất 1 chúng tôi.

    Bạn có thể sử dụng các tệp sau đây để xem các thay đổi cần thiết cho cả việc phát trực tuyến Avalon® phát trực tiếp Avalon® giao diện được ánh xạ bộ nhớ để đáp ứng các yêu cầu trên.

    • top_rs_hip (.v): Có thể tìm thấy logic đặt lại được thêm trên các dòng 181-211.  Đặt các dòng này vào tệp
    • pcie_compiler_0 (.v) : Có thể tìm thấy logic đặt lại được thêm trên các dòng 648-684.  Đặt các dòng này vào tệp tức thì của bạn để Avalon giao diện được ánh xạ bộ nhớ.
    • pcie_compiler_0 (.vhd): Có thể tìm thấy logic đặt lại được thêm trên các dòng 775-810.  Đặt các dòng này vào tệp tức thì của bạn để Avalon giao diện được ánh xạ bộ nhớ.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Stratix® IV GT
    FPGA Stratix® IV GX
    FPGA Cyclone® IV GX
    FPGA Arria® II GX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.