ID bài viết: 000075418 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 03/07/2018

Tại sao tôi thấy các hành vi vi phạm thời gian trong ví dụ thiết kế HDMI Intel® Arria® 10 và Intel® Cyclone® 10?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® HDMI*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Khi bạn tạo và biên dịch ví dụ thiết kế HDMI cho Intel® Arria® 10 và Intel® Cyclone® 10 FPGAs, bạn có thể gặp phải vi phạm thời gian do băng qua miền đồng hồ cho đường dẫn sau:

    Từ Nút:
    *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1]

    Đến Nút:
    *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[1].bitslipper|index[*]

    Độ phân giải

    Để giải quyết vấn đề này, vui lòng thêm các hạn chế sau vào tệp SDC:

    set_multicycle_path -end -setup -từ *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -đến *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 2

    set_multicycle_path -end -hold - từ *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -đến *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 1

    Sự cố này đã được khắc phục bắt đầu từ phiên bản 18.0 của phần mềm Intel® Quartus® Prime.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC
    FPGA Intel® Cyclone® 10 GX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.