Sự cố quan trọng
Khi bạn tạo và biên dịch ví dụ thiết kế HDMI cho Intel® Arria® 10 và Intel® Cyclone® 10 FPGAs, bạn có thể gặp phải vi phạm thời gian do băng qua miền đồng hồ cho đường dẫn sau:
Từ Nút:
*|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1]
Đến Nút:
*|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[1].bitslipper|index[*]
Để giải quyết vấn đề này, vui lòng thêm các hạn chế sau vào tệp SDC:
set_multicycle_path -end -setup -từ *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -đến *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 2
set_multicycle_path -end -hold - từ *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -đến *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 1
Sự cố này đã được khắc phục bắt đầu từ phiên bản 18.0 của phần mềm Intel® Quartus® Prime.