ID bài viết: 000075406 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 31/10/2017

Tại sao tôi thấy các cổng lvds_clk dự phòng và tải đầu ra khi sử dụng IP IOPLL cho chế độ PLL ngoài LVDS?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • PLL
  • IP FPGA Intel® IOPLL
  • IP FPGA Intel® LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Intel® Quartus® Prime phiên bản 17.1, việc tạo IP IOPLL cho chế độ PLL LVDS bên ngoài dẫn đến hai cổng lvds_clk và đầu ra tải.

    Nếu tùy chọn bật LVDS_CLK/LOADEN0, RTL không chính xác bao gồm năm cổng đầu ra.

     

     

    Độ phân giải

    Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Pro/Phiên bản Tiêu chuẩn phiên bản 19.3.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.