ID bài viết: 000075401 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 19/09/2017

Lỗi (19300): DSP WYSIWYG "dafloater_i|s10fpdsp_block_0|sp_mult" nguyên thủy có cài đặt đồng hồ "adder_input_clock" không được đặt thành "không".

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do vấn đề với IP DSP dấu góc động Stratix® 10 trong phần mềm Quartus® Prime Pro phiên bản 17.1 Stratix 10 ES, bạn có thể quan sát thấy lỗi trên trong quá trình biên dịch nếu đang sử dụng chế độ nhân.

    Độ phân giải

    Thực hiện các thay đổi sau trong _altera_s10fpdsp_block_160_mdhrmmi.sv:

    Từ

    .adder_input_clock("0") //(dòng 28)

    Để

    .adder_input_clock("KHÔNG")

     

    Sự cố này đã được khắc phục bắt đầu trong phần mềm phát hành Quartus Prime Pro v17.1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.