Sự cố quan trọng
Mô tả
Do vấn đề với Intel® Quartus® Prime phiên bản 17.1, thiết kế mẫu đa tốc độ được tạo động của Ethernet 10G MAC độ trễ thấp sẽ bị lỗi biên dịch nếu thiết lập "Điện áp Analog" được thay đổi thành 1_1V trong GUI thiết kế mẫu Ethernet 10G MAC độ trễ thấp.
Dưới đây là các biến thể thiết kế mẫu đa tốc độ bị ảnh hưởng:
- Thiết kế mẫu Ethernet 10G USXGMII (Intel® Stratix® 10)
- Thiết kế mẫu Ethernet 10M/100M/1G/2.5G/10G (Stratix 10)
- Ethernet 1G/2.5G với Thiết kế Mẫu 1588 (Stratix 10)
- Ethernet 1G/2.5G/10G với Thiết kế Mẫu 1588 (Stratix 10)
Độ phân giải
Để giải quyết vấn đề này, khởi chạy Trình chỉnh sửa tham số IP của các IP sau đây từ dự án thiết kế mẫu đa tốc độ được tạo ra và thay đổi thủ công cài đặt cho "điện áp hỗ trợ VCCR_GXB và VCCT_GXB cho Bộ thu phát" sang 1_1V.
- Stratix thu phát L-Tile/H-tile fPLL (Mở các tệp .ip nằm trong \rtl\pll_fpll và thay đổi cài đặt)
- bộ thu phát Stratix 10 L-Tile/H-tile ATX PLL (Mở các tệp .ip nằm trong \rtl\pll_atxpll và thay đổi cài đặt)
- PHY Ethernet đa tốc độ 1G/2.5G/5G/10G (Mở tệp .ip nằm trong \rtl\phy và thay đổi cài đặt)
Sự cố này đã được khắc phục trong Quartus Prime phiên bản 17.1.1.