ID bài viết: 000075387 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 16/06/2017

Lỗi (10161): Không khai báo lỗi Verilog HDL rcfg_sdi_cdr.sv(44): đối tượng "altera_xcvr_native_a10_reconfig_parameters_CFG0" Xác minh tên đối tượng là chính xác. Nếu tên đúng, hãy khai báo đối tượng.

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® SDI II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể thấy lỗi trên trong quá trình Phân tích & Phân tích, nếu bạn đang sử dụng các tệp thiết kế SDI RX từ thiết kế mẫu mẫu tạo lõi SDI II IP trong phần mềm Quartus® Prime phiên bản 17.0. Điều này là do mô-đun rcfg_sdi_cdr không thể xác định vị trí các gói tham số định cấu hình lại bộ thu phát theo mặc định.

    Độ phân giải

    Thêm tập tin Cài đặt Quartus II (.qsf) sau vào tệp QSF của bạn:

    set_global_assignment -name SYSTEMVERILOG_FILE < thư viện >/rcfg_sdi_cdr.sv -library sdi_rx_sys_altera_xcvr_native_a10_170

    Bạn có thể tham khảo tệp QSF thiết kế mẫu được tạo IP để biết thêm chi tiết. Thông tin này sẽ được cập nhật trong bản phát hành trong tương lai của hướng dẫn sử dụng mẫu thiết kế.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.