ID bài viết: 000075385 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 09/06/2017

Tại sao mô phỏng Lõi IP JESD204B bị lỗi khi tùy chọn bộ thu phát "Bật Thanh ghi Trạng thái và Điều khiển"?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® JESD204B
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Khi bạn bật tùy chọn bộ thu phát Điều khiển và Thanh ghi Trạng thái trong IP JESD204B, mô phỏng lõi IP sẽ bị lỗi vì bộ thu phát sẽ bị kẹt ở thiết lập lại. Bạn có thể quan sát trong mô phỏng rằng tín hiệu tx_serial_data/rx_serial_data hoặc tín hiệu xcvr_rst_tx_ready/xcvr_rst_rx_ready bị kẹt ở mức 0.

Sự cố này ảnh hưởng đến IP JESD204B được tạo ra cho các thiết bị Arria® 10 và Stratix® 10 trong phiên bản phần mềm Quartus® Prime phiên bản phần mềm tiêu chuẩn và Pro 17.0 trở lên.

Độ phân giải

Để giải quyết vấn đề này, hãy cung cấp xung xung 100MHz - 125MHz cho cổng reconfig_clk và xác định trình tự đặt lại cho cổng reconfig_reset mềm.

Ngoài ra, tắt các tùy chọn định cấu hình lại bộ thu phát. Lưu ý rằng thiết bị kiểm tra lõi IP không thực hiện bất kỳ hoạt động nào trên giao diện định cấu hình lại bộ thu phát.

Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản phần mềm Quartus Prime trong tương lai.

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Intel® Arria® 10 và FPGA SoC
FPGA Intel® Stratix® 10 và FPGA SoC

1

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.