ID bài viết: 000075373 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/12/2017

Tại sao mô phỏng thiết kế mẫu STRATIX 10 JESD204B bị lỗi khi sử dụng ModelSim SE phiên bản 10.5c?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® JESD204B
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Mô phỏng thiết kế mẫu Intel® Stratix® 10 JESD204B được tạo trong phần mềm Intel® Quartus® Prime phiên bản 17.1.1 trở lên có thể bị lỗi khi mô phỏng ở độ phân giải 1ps usng ModelSim SE phiên bản 10.5c.

    Độ phân giải

    Để giải quyết vấn đề này, hãy xóa độ phân giải 1ps khỏi dòng lệnh vsim bằng cách loại bỏ '-t ps' khỏi lệnh vsim trong tệp msim_setup.tcl modelsim.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.