Bạn có thể thấy các hành vi vi phạm thời gian trong báo cáo thời gian khi bạn sử dụng sở hữu trí tuệ (IP) khởi động kép của Intel® MAX® 10 FPGAs như sau:
Trình phân tích Thời gian TimeQuest/Tóm tắt Trạng thái Đồng hồ/Đường dẫn Không bị hạn chế: Ru_clk và Flash_se_neg_reg
Bộ phân tích thời gian trong phần mềm Intel® Quartus® Prime xác định các cổng này là đồng hồ vì chúng không bị hạn chế trong tệp SDC. IP khởi động kép không được gửi kèm theo tệp SDC.
Bạn được yêu cầu thêm các hạn chế sau đây.
#constraint cho avalon xung của IP khởi động kép
create_clock -name inclk -period 12.5 [get_ports {inclk}]
#set ru_clk =1/2 đồng hồ avalon
create_generated_clock -name ru_clk -source [get_ports {inclk}] -divide_by 2 [get_keepers {i2c_rsu:u0|altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk}]
#set flash_se_neg_reg =1/2 đồng hồ avalon mây
create_generated_clock -name flash_se_neg_reg -source [get_ports {inclk}] -divide_by 2 [get_keepers {i2c_rsu:u0|altera_onchip_flash:onchip_flash_0|altera_onchip_flash_avmm_data_controller:avmm_data_controller|flash_se_neg_reg}]
Hướng dẫn sử dụng lõi IP khởi động kép dự kiến sẽ được cập nhật trong bản phát hành trong tương lai.