ID bài viết: 000075365 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 12/05/2017

Tại sao IP cứng cho PCI Express giữ dl_up khẳng định và truyền các tập hợp theo thứ tự TS1 không chính xác khi ở trạng thái Vô hiệu hóa?

Môi Trường

    IP cứng Intel® Arria® 10 Cyclone® 10 cho PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Do vấn đề với IP cứng cho lõi PCI Express* IP trong Arria® 10, lõi không ổ cứng khớp với tín hiệu dl_up khi ở trạng thái LTSSM bị vô hiệu hóa.  Hơn nữa, lõi không truyền các bộ EIOS/Điện chờ mong đợi khi nhập trạng thái Vô hiệu hóa.

Độ phân giải

Bạn nên đủ điều kiện dl_up với trạng thái vô hiệu hóa LTSSM bỏ qua dl_up ở trạng thái vô hiệu hóa (nghĩa là, xem dl_up được deasserted trong khi ở trạng thái Vô hiệu hóa).

Không có việc giải quyết các tập hợp không chính xác theo thứ tự. Hành vi đó có thể khiến đối tác liên kết thoát khỏi trạng thái bị vô hiệu hóa và trở lại trạng thái Phát hiện.

Những vấn đề này không được dự kiến sẽ được khắc phục trong bất kỳ bản phát hành phần mềm Quartus® Prime nào trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Arria® 10 và FPGA SoC

1

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.