ID bài viết: 000075347 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 24/07/2015

Lỗi (15065): Đầu vào cổng đồng hồ inclk[0] của PLL "lvds_tx_pll" phải được điều khiển bởi một chân đầu vào không đảo ngược hoặc PLL khác, tùy chọn thông qua khối Điều khiển đồng hồ

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể thấy lỗi này khi triển khai IP MAX® 10 Soft TX LVDS ở chế độ PLL ngoài, sử dụng phần mềm Quartus® II phiên bản 14.1 trở lên. Thiếu tx_inclock tập tin nguồn RTL.

    Độ phân giải

    Để giải quyết vấn đề này, hãy thay đổi IP Altera Soft LVDS TX sang chế độ PLL nội bộ hoặc bật tùy chọn "Cổng đầu vào Register \'tx_in\' trên tab Cài đặt bộ phát của Trình quản lý trình cắm LVDS MegaWizard MAX® 10 Soft TX LVDS MegaWizard™.

    Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản phần mềm Quartus® II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® MAX® 10

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.