ID bài viết: 000075232 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 15/10/2014

Lỗi nội bộ trong Trình lập kế hoạch/LogicLock Chip trong quá trình biên dịch EMIF/PHYLite

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Nếu bạn sử dụng phần mềm Quartus II Arria 10 Edition v13.1 để biên dịch một thiết kế chứa giao diện bộ nhớ ngoài (EMIF) hoặc giao diện PHYLite, thông báo lỗi sau đây có thể xuất hiện:

    Lỗi nội bộ: Hệ thống con: CPLL, Tập tin: /quartus/periph/cpll/refclk_gen6_param_util.cpp, Dòng: 113

    bắt đầu: 1, kết thúc: 2, trình điều khiển: 4

    Độ phân giải

    Đặt chân đồng hồ tham chiếu và một EMIF hoặc PHYLite I/O ghim trong cùng một IO_BANK.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.