ID bài viết: 000075194 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 09/12/2014

Làm cách nào để chọn độ rộng dữ liệu là 16 bit cho IP UniPHY DDR3 SDRAM trong tab IP Cyclone® V EPE?

Môi Trường

    Intel® Quartus® Prime Phiên bản Tiêu chuẩn
    Bộ điều khiển DDR3 SDRAM với IP FPGA Intel® UniPHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Tab IP Cyclone® V EPE bị thiếu tùy chọn độ rộng dữ liệu 16 bit cho IP UniPHY DDR3 SDRAM.

 

 

Độ phân giải

Chọn 32-bit và sửa đổi thủ công tính năng khởi tạo trong tab I/O (tức là điều chỉnh số lượng chân - số chân dq, #dqs chân) để tạo tức thì 16 bit.

Sử dụng lại tác vụ từ tùy chọn 32 bit cho các tab CLK, PLL, RAM và Logic để ước tính công suất 16 bit.

Các sản phẩm liên quan

Bài viết này áp dụng cho 6 sản phẩm

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA SoC Cyclone® V ST
FPGA Cyclone® V E
FPGA SoC Cyclone® V SE

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.