ID bài viết: 000075124 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 21/12/2012

Lỗi (175001): Không thể đặt PLL phân số <pll name=""></pll>

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi mở rộng thông báo lỗi trên trong phần mềm Quartus® II, bạn có thể nhận được thông báo lỗi sau khi nhắm mục tiêu đến Stratix® V, Arria® V và thiết bị Cyclone® V:

    Lỗi (177020): Chân cắm đầu vào đồng hồ tham chiếu <pin PLL> không được đặt trong chân đầu vào chuyên dụng có thể đạt đến tên PLL <PLL phân số>

    Cặp thông báo lỗi này được tạo ra khi cố gắng nguồn cấp trực tiếp PLL phân số bằng chân CLKn.

    Độ phân giải

    Đặt một khối tắc nghẽn xung giờ (ALTCLKCTRL siêu chức năng) giữa chân CLKn và cổng đầu vào của PLL như trong ví dụ dưới đây:

    Ví dụ:

    Figure 1

    Bài viết liên quan

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 14 sản phẩm

    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V SX
    FPGA Arria® V GT
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA SoC Arria® V SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.