ID bài viết: 000075066 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 29/08/2012

Lỗi nội bộ: Hệ thống con: SUT, Tập tin: /quartus/neto/sut/sut_delay_util_helper.cpp, Dòng: 4158

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Lỗi này có thể xuất hiện trong phiên bản phần mềm Quartus® II 10.0 và 10.0 SP1 nếu bạn nhắm mục tiêu một thiết bị Cyclone® IV và bạn cho phép EDA Netlist Writer tạo ra một netlist mô phỏng. Lỗi này được kích hoạt khi tệp đầu ra định dạng độ trễ tiêu chuẩn (.sdo) được tạo ra.

Để giải quyết vấn đề này, tắt EDA Netlist Writer từ việc tạo tệp (.sdo) bằng cách làm theo các bước sau:

  1. Trên menu Bài tập, chọn Cài đặt.
  2. Trong hộp thoại Cài đặt, mở rộng danh mục Cài đặt Công cụ EDA.
  3. Nhấp vào Mô phỏng.
  4. Nhấp vào Thêm cài đặt trình ghi EDA Netlist.
  5. Chọn tùy chọn Chỉ tạo netlist cho mô phỏng chức năng.
  6. Thay đổi cài đặt thành Bật.
Độ phân giải

Sự cố này đã được khắc phục bắt đầu với Intel® Quartus® II phiên bản 10.1.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Cyclone® IV GX
FPGA Cyclone® IV E

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.