Mô tả
Đối với thiết kế DDR CAS 2.0 và 2.5 đến bộ tuần tự đang hoạt động gần độ trễ tối thiểu được hỗ trợ. Đã xảy ra sự cố với khối bộ tuần tự được tạo ra VHDL dẫn đến lỗi trong mô phỏng trong khi phiên bản Verilog của cùng một thiết kế sẽ chuyển qua. Vấn đề là do sự chậm trễ chu kỳ đồng bằng trên mạng đồng hồ. Để khắc phục vấn đề này, cần thực hiện các bước sau:
1) Mở tệp _phy.vho trong thư mục dự án
2) Tìm kiếm sự tức thì altsyncram cho khối postamble (điều này có thể được thực hiện bằng cách tìm kiếm " altsyncram" - ghi lại khoảng trắng). Đây phải là thành phần altsyncram có nhãn bao gồm từ "postamble".
3) Tìm kiếm tín hiệu được gắn vào cổng clock1 (có tên tương tự như tên bên dưới) để tìm điểm trong thiết kế nơi tín hiệu này được gán cho (Cổng này thường khoảng dòng 4043).
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst_phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
4) Thay đổi bài tập theo hướng dẫn dưới đây. Tín hiệu bên trong not(.) phải giống như tín hiệu trên cổng clock0 của phiên bản thứ hai của thành phần altsyncram được liên kết với đường dẫn dữ liệu đọc (với "read_dp" trong nhãn).
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1 <= không (wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_clk_reset_sii_clk__phy_alt_mem_phy_pll_sii_pll_19462_c4);
Lưu ý: bước này loại bỏ độ trễ lệch cho mô phỏng nhưng không thay đổi mã. Phía bên phải của bài tập trên được lấy làm bên tay phải của bài tập cho tín hiệu đã được chỉ định trước đó cho tín hiệu "wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1".
5) Nếu thành phần _phy mềm được biên dịch lại trong trình mô phỏng của bạn, thiết kế giờ đây sẽ trôi qua.
1) Mở tệp _phy.vho trong thư mục dự án
2) Tìm kiếm sự tức thì altsyncram cho khối postamble (điều này có thể được thực hiện bằng cách tìm kiếm " altsyncram" - ghi lại khoảng trắng). Đây phải là thành phần altsyncram có nhãn bao gồm từ "postamble".
3) Tìm kiếm tín hiệu được gắn vào cổng clock1 (có tên tương tự như tên bên dưới) để tìm điểm trong thiết kế nơi tín hiệu này được gán cho (Cổng này thường khoảng dòng 4043).
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst_phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
4) Thay đổi bài tập theo hướng dẫn dưới đây. Tín hiệu bên trong not(.) phải giống như tín hiệu trên cổng clock0 của phiên bản thứ hai của thành phần altsyncram được liên kết với đường dẫn dữ liệu đọc (với "read_dp" trong nhãn).
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1 <= không (wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_clk_reset_sii_clk__phy_alt_mem_phy_pll_sii_pll_19462_c4);
Lưu ý: bước này loại bỏ độ trễ lệch cho mô phỏng nhưng không thay đổi mã. Phía bên phải của bài tập trên được lấy làm bên tay phải của bài tập cho tín hiệu đã được chỉ định trước đó cho tín hiệu "wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1".
5) Nếu thành phần _phy mềm được biên dịch lại trong trình mô phỏng của bạn, thiết kế giờ đây sẽ trôi qua.