ID bài viết: 000074903 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao cấu hình lại PLL cung cấp cho tôi kết quả sai trên đầu ra đồng hồ của tôi?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Bắt đầu từ phần mềm Quartus II phiên bản 4.2, bộ phù hợp có thể định tuyến đồng hồ đầu ra PLL từ các đồng hồ khác nhau bộ đếm so với chỉ định của nhà thiết kế để cải thiện định tuyến. Ví dụ: một chiếc đồng hồ được kết nối với cổng C0 trong một thiết kế có thể không được kết nối với bộ đếm C0 (nó có thể được chuyển sang bộ đếm C2 vì nó có thể cải thiện khả năng định tuyến thiết kế). Trong trường hợp đó, tệp chuỗi quét PLL được sử dụng để cấu hình lại PLL có thể không nhắm mục tiêu bộ đếm chính xác. Tệp có thể định cấu hình lại bộ đếm C0 như nhà thiết kế đã lên kế hoạch, nhưng bộ đếm C2 là bộ đếm được kết nối với đồng hồ đầu ra. Sau đó, đồng hồ C2 sẽ được định cấu hình lại với các cài đặt khác với mục đích và do đó, các kết quả không thể đoán trước có thể xảy ra.

Đặt tùy PRESERVE_PLL_COUNTER_ORDER logic của bạn thành BẬT cho PLL đó. Ngoài ra, nhà thiết kế có thể kiểm tra việc sử dụng PLL trong tệp báo cáo biên dịch và điều chỉnh tệp chuỗi quét cấu hình lại để nhắm mục tiêu bộ đếm do Quartus II chọn.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® II

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.