LVDS SERDES Intel® FPGA IP hướng dẫn sử dụng quy định trong phần Cài đặt LVDS SERDES IP Core PLL, Bảng 10. Tab Cài đặt PLL:
" Tùy chọn này cho phép bạn truy cập tất cả các đồng hồ có sẵn từ PLL và sử dụng các tính năng PLL nâng cao như chuyển đổi đồng hồ, cài đặt sẵn băng thông, bước pha động và cấu hình lại động."
Tuy nhiên, do có vấn đề trong phiên Intel® Quartus® prime phiên bản phần mềm Pro phiên bản 19.4, bạn có thể thấy các thông báo lỗi sau:
Lỗi (18694): Xung xung tham chiếu trên PLL "external_pll|external_pll|altera_iopll_i|c10gx_pll|iopll_inst", nguồn cấp dữ liệu cho phiên bản IP Altera LVDS SERDES, không được điều khiển bởi chân xung giờ tham chiếu chuyên dụng từ cùng một ngân hàng. Sử dụng chân xung nhịp tham chiếu chuyên dụng để đảm bảo đáp ứng thông số kỹ thuật tốc độ dữ liệu tối đa của IP LVDS SERDES.
Sự cố này được khắc phục Intel® Quartus® mềm Prime Phiên bản Pro phiên bản 20.1.