ID bài viết: 000074864 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao mô Stratix V PLL cho thấy rằng đồng hồ đầu ra chạy ở tần số được xác định trong siêu chức năng bất kể tần số đồng hồ tham chiếu đầu vào?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
  • Mô phỏng
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus® II phiên bản 11.0, mô phỏng PLLs trong các thiết bị Stratix® V luôn hiển thị tần số đồng hồ đầu ra giống nhau bất kể tần số của đồng hồ tham chiếu.

    Sự cố này đã được khắc phục bắt đầu với phần mềm Quartus II phiên bản 11.0 SP1, trong đó mô phỏng hiển thị một cảnh báo vì tín hiệu đồng hồ tham chiếu không có khoảng thời gian quy định. Tuy nhiên, tần số đồng hồ đầu ra điều chỉnh theo tần số của tín hiệu đồng hồ tham chiếu.

    Độ phân giải

     

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Stratix® V GX
    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® V GT

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.