ID bài viết: 000074628 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/03/2019

Tại sao Parallel Flash Loader II không thể định cấu Intel® FPGA IP thiết Intel® Stratix® 10?

Môi Trường

  • Phần mềm thiết kế Intel® Quartus® Prime
  • Trình điều khiển Phần mềm song song thụ động nhanh MicroBlaster™
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bộ nạp Paraller Flash II Intel® FPGA IP (IP PFLII) trước tiên sẽ kiểm tra xem CONF_DONE thấp hay không. IP sẽ không tiếp tục cấu hình nếu nó đã cao. Đây là lý do tại sao IP PFLII không thể cấu hình Intel® Stratix® thiết bị 10.

    Độ phân giải

    Kiểm tra CONF_DONE được kéo lên CONF_DONE và INIT_DONE không còn cần thiết để được kéo lên VCCIO_SDM.

    Lưu ý rằng SDMIO_0 các SDM_16 cố định được kéo xuống. Do đó mức điện áp trung gian bằng cách kéo lên và điện trở kéo xuống bên trong có thể gây ra lỗi cấu hình khi sử dụng IP PFLII.

    Màn hình IP PFLII CONF_DONE tín hiệu thấp khi điều kiện khởi động hoạt động. Yêu cầu này đã được thay đổi cho Intel® Stratix® 10 thiết bị.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.