Bạn sẽ quan sát số liệu tx_coreclock nhận được là một nửa tần số dự kiến tx_coreclock số sê-ri hóa lẻ.
Công việc xung quanh sửa chữa RTL bằng cách tạo ra một đầu ra PLL (clk2) cho tx_coreclock.
1. Chỉnh sửa các tệp sau đây sau khi tạo IP LVDS Altera®Soft
- _sim/.v
- /_002.v
2. Chỉnh sửa PLL bằng cách thêm các tham số clk2 và các thay đổi sau cho các tệp được đề cập ở trên trong các mô-đun tương ứng
- mô-đun _002 (/_002.v)
- trình điều mô-đun (_sim/.v)
bước 1:-Thêm clk2 trong phần 'defparam'
lvds_tx_pll.clk2_divide_by = clk1_divide_by giá trị
lvds_tx_pll.clk2_multiply_by = 2* clk1_multiply_by giá trị
lvds_tx_pll.clk2_phase_shift = clk1_phase_shift giá trị
bước 2: - bình luận về tx_coreclock tập và thêm xung giờ được tạo (clk2) từ PLL tx_coreclock như được hiển thị.
tx_coreclock = slow_clock,
tx_coreclock = wire_lvds_tx_pll_clk[2],
Công việc này đã được triển khai trong Intel Quartus® mềm Prime Phiên bản Tiêu chuẩn phiên bản 16.0 trở đi.