ID bài viết: 000074567 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 19/03/2019

Có vấn đề đã biết với cách phần mềm Intel® Quartus® Prime Pro triển khai Vi phân SSTL và HSTL I/O trong Intel Stratix® 10?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Có thể, do sự cố ở phiên bản phần mềm Intel® Quartus® Prime Pro phiên bản 17.0 trở lên, đầu vào Differential SSTL và HSTL có thể không lấy mẫu tín hiệu đầu vào khi được triển khai trên I/O hai chiều trong thiết bị Intel Stratix® 10 nếu chân VREF tương ứng không được kết nối với tham chiếu điện áp. Đầu vào SSTL và HSTL vi phân không nên yêu cầu VREF.

    Độ phân giải

    Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản tương lai của phần mềm Intel Quartus Prime Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.