Lõi IP Phát trực tuyến SerialLite III Thiếu tệp thiết kế Verilog khi sử dụng kịch bản TCL để chạy mô phỏng

Khi Trình quản lý Quartus II MegaWizard Plug-In tạo ra Lõi IP phát trực tuyến SerialLite III, bốn thư mục mô phỏng là được tạo ra _src_sim hành (dành cho aldec, mentor, synopsys, và các công cụ mô phỏng cadence). Các thư mục này chứa mô phỏng để bạn chạy phần mềm mô phỏng. Tuy nhiên, tệp control_word_decoder.v thiếu trong thư mục mô phỏng và do đó, mô phỏng phần mềm báo cáo lỗi khi bạn cố gắng chạy mô phỏng bằng cách sử dụng Lệnh TCL. Sự cố tập tin bị thiếu này không ảnh hưởng đến mô phỏng lệnh trong thư mục example_testbench tin.

Vấn đề này ảnh hưởng đến lõi IP truyền phát trực tiếp SerialLite III trong Bản phát hành phần mềm Quartus II 13.0.

Nếu bạn đang sử dụng lệnh TCL hoặc lệnh shell trong thư _src_sim chủ, bạn được yêu cầu thêm thủ công tệp control_word_decoder.v trong kịch bản mà bạn muốn sử dụng. Ví dụ, nếu sử dụng Aldec phần mềm mô phỏng, thêm dòng bên dưới vào danh sách tập tin trước bạn biên dịch script.rivierapro_setup.tcl script.vlog "./.. /.. /_src_example/seriallite_iii/example_testbench/control_word_decoder.v" - Làm việc _src

Sự cố này đã được khắc phục trong phiên bản 13.1 của SerialLite III Lõi IP truyền phát trực tiếp.