Mô tả
HDL luôn được tạo ra dưới dạng Verilog cho mục đích tổng hợp. Để thực hiện mô phỏng, chúng tôi tạo ra một mô hình _phy.vho simgen cho người dùng VHDL.
Bắt đầu từ phần mềm Quartus II phiên bản 7.2, tab mô phỏng trong IP Megawizard không cung cấp tùy chọn cho ngôn ngữ khi tạo mô hình mô phỏng, mô hình mô phỏng được tạo bằng cùng ngôn ngữ với tệp cấp cao nhất.