ID bài viết: 000074452 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao tôi nhận được Lỗi:"Không thể đặt PLL pll#:inst # nhanh hoặc nâng cao trong thiết bị được chọn do các hạn chế về thiết bị" trong quá trình biên dịch trong phần mềm Quartus® II?

Môi Trường

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Bạn có thể gặp lỗi nếu bạn có các tiêu chuẩn IO hỗn hợp trên đồng hồ đầu vào và đầu ra từ PLL. Ví dụ: bạn sẽ gặp phải lỗi này trong quá trình biên dịch nếu bạn chỉ định một bài tập tiêu chuẩn IO vi phân trên đồng hồ đầu vào cho PLL, trong khi đồng hồ đầu ra được chỉ định một tiêu chuẩn IO kết thúc duy nhất.

    Để duy trì mức độ ồn chấp nhận được trên bộ cung cấp VCCIO, phần mềm Quartus® II thực thi các hạn chế về vị trí các miếng đệm I/O kết thúc duy nhất liên quan đến các miếng đệm vi phân. Sử dụng các hướng dẫn sau để đặt các miếng đệm kết thúc đơn đối với các miếng đệm vi phân trong Stratix® /Stratix GX và các Cyclone® cứng.

    1. Đầu vào một đầu vào chỉ có thể được đặt bốn hoặc nhiều miếng đệm cách xa một miếng đệm vi phân.
    2. Đầu ra một đầu ra và các miếng đệm hai chiều chỉ có thể được đặt năm miếng đệm trở lên cách một miếng đệm vi phân.

    Phần mềm Quartus II tạo ra thông báo lỗi cho các miếng đệm được đặt bất hợp pháp.

    Lưu ý: Altera® thể thư giãn hạn chế này trong tương lai, đang chờ xác định đặc tính silicon. Vui lòng liên hệ Altera ứng dụng của bạn để biết thêm thông tin.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Stratix® GX
    FPGA Cyclone®
    FPGA Stratix®

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.