ID bài viết: 000074415 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 01/12/2017

Khối Căn chỉnh Pha Xung nhịp (CPA) của IP Altera LVDS có được hỗ trợ cho tất cả các yếu tố SERDES trong Stratix 10 không?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® LVDS SERDES
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khối Liên kết pha xung nhịp (CPA) của IP Altera® LVDS trong thiết bị Intel® Stratix® 10 được hỗ trợ cho tất cả các yếu tố SERDES từ Quartus® Prime Pro phiên bản 17.1 trở đi trong các điều kiện sau:

    • Tùy chọn Sử dụng PLL ngoài đã tắt.
    • Chế độ chức năng lõi IP là TX, RX Non-DPA hoặc RX DPA-FIFO.
    • Sự chuyển tx_outclock pha là một bội số của 180°

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.