ID bài viết: 000074262 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 17/12/2021

Bạn sẽ thấy lỗi này trên các thiết bị Stratix® V và Arria® V khi kết nối đồng hồ đầu ra fPLL được cấu hình không chính xác với bộ thu phát IP PHY riêng được định cấu hình chế độ PLL ngoài.

Môi Trường

  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn sẽ thấy lỗi này trên các thiết bị Stratix® V và Arria® V khi kết nối đồng hồ đầu ra fPLL được cấu hình không chính xác với bộ thu phát IP PHY riêng được định cấu hình chế độ PLL ngoài.

    Thông báo lỗi:

    Lỗi: Tham số Clock Divider 'data_rate' được đặt thành giá trị bất hợp pháp của 'xxxx.x Mbps' trên nút 'native_phy_top:inst|altera_xcvr_native_sv:native_phy_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch: tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'. Thông tin: "xxx.x Mbps" là một giá trị pháp lý

     

     

    Độ phân giải

    FPLL nên được cấu hình cho một nửa tần số của tốc độ dữ liệu PHY riêng để hoạt động chính xác.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Arria® V GX
    FPGA Stratix® V GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.