Bạn có thể gặp vấn đề tổng hợp này Stratix thiết kế nếu bạn có một quá trình hoặc luôn chặn với một bộ không đồng bộ (aset, ít nhất một bit không bằng 0), cũng như một tải đồng bộ (sload) hoặc xóa đồng bộ (sclr). Nếu thiết kế của bạn chứa aset cùng với tín hiệu sload hoặc sclr, bạn có thể thấy rằng kết quả sload hoặc sclr của bạn bị đảo ngược. Ví dụ: bộ đồng bộ có thể tải xuống với tín hiệu đặt trước không đồng bộ có thể cho thấy lỗi này. Vì các thiết kế NIOS chứa các loại cấu hình logic này, thiết kế NIOS của bạn có thể không khởi động chính xác trong Stratix thiết bị của bạn.
Để tránh vấn đề này, hãy tổng hợp thiết kế của bạn bằng Cách sử dụng Thuật toán Đám mây 2002d (phát hành cuối tháng 9 năm 2002 với phần mềm Quartus® II phiên bản 2.1 SP1) hoặc mới hơn. Nếu sự cố xảy ra trong mã HDL (ngôn ngữ mô tả phần cứng) của riêng bạn, bạn có thể giải quyết vấn đề trongArdoSpectrum 2002c bằng cách tránh các kết hợp cụ thể này của tín hiệu điều khiển đồng bộ và không đồng bộ cho Stratix. Sử dụng tín hiệu rõ ràng (aclr) không đồng bộ thay vì aset, hoặc tránh trộn việc sử dụng aset với một tải đồng bộ hoặc tín hiệu điều khiển rõ ràng.