ID bài viết: 000073972 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 26/01/2018

Thông tin: mypll.xcvr_atx_pll_s10_htile_0: Giá trị hiện tại "Bộ đệm đầu ra xung nhịp GX" cho tham số "Bộ đệm đầu ra xung nhịp PLL chính" (primary_pll_buffer) không hợp lệ.

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    Bộ thu phát L-Tile H-Tile IP FPGA Intel® Stratix® 10 ATX PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy thông báo sau trong ngăn thông báo IP PLL Stratix® 10 L-Tile hoặc H-Tile ATX Pll Editor khi định cấu hình PLL của bạn để cấu hình lại động giữa chế độ GX và GXT bằng tính năng cấu hình cấu hình.

Thông tin: mypll.xcvr_atx_pll_s10_htile_0: Giá trị hiện tại "Bộ đệm đầu ra xung nhịp GX" cho tham số "Bộ đệm đầu ra xung nhịp PLL chính" (primary_pll_buffer) không hợp lệ. Các giá trị hợp lệ có thể là: "Bộ đệm đầu ra xung nhịp GXT".

Độ phân giải

Thông báo cho biết chế độ đệm đầu ra đồng hồ GX không hợp lệ, nhưng thông báo có màu xanh lục, cho biết rằng nó hợp lệ.

Thông báo đề cập đến chế độ đệm đầu ra cho cấu hình không hoạt động và có thể được bỏ qua một cách an toàn.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC
Thiết bị có thể lập trình Intel®

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.