Dù bật hoặc tắt 100Ohm khi chấm dứt đầu vào chip cho LVDS IO trong các chân đầu vào đồng hồ chuyên dụng của thiết bị STRATIX 10 ES2, dạng sóng thử nghiệm sẽ giống như khi được bật. QSF hoặc người biên tập chuyển nhượng không thể chấm dứt đầu vào tắt của LVDS không thể hoạt động.
Cài đặt QSF như dưới đây:
#To tắt:
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PL_REFCLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PS_REFCLK -entity termination_test
#To bật máy:
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PL_REFCLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PS_REFCLK -entity termination_test
Người ta xác định rằng phần mềm luôn đặt Rd_termination bật bất kể hướng của bộ đệm. Điều hợp lý hơn là bạn Rd_termination thể được bật và TẮT khi sử dụng tiêu chuẩn LVDS I/O cho tín hiệu đầu vào.
Chúng tôi sẽ sửa chữa nó trong Quartus prime® phiên bản 18.1.
Và đối với Quartus prime® phiên bản 17.1.2 và 18.0, bản vá sẽ được cung cấp để giải quyết vấn đề này.