ID bài viết: 000073951 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 12/08/2021

Tại sao tần số đồng hồ của emac* _tx_clk HPS V của Cyclone® được xuất sang cấu trúc FPGA được hiển thị là 100Mhz trong phân tích thời gian?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phiên bản Phần mềm Intel® Quartus® Prime Starndard phiên bản 20.1 trở lên, bạn có thể tìm thấy tần số xung nhịp GMII là 100 Mhz khi cho phép HPS EMAC và định tuyến nó đến FPGA trong SoC Cyclone® V.

    Độ phân giải

    Để giải quyết vấn đề này trong Cyclone® V SoC HPS, bạn cần sửa khoảng thời gian emac* _tx_clk từ 10n đến 8ns trong cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Cyclone® V và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.