Do vấn đề trong Hướng dẫn Sử dụng Xung FPGA® và Xung Intel Agilex 7 (UG-20216) phiên bản 2021.06.21, bản đồ địa chỉ cho bộ đếm C1-C7 trong bảng 18 là không chính xác.
Do đó, nếu bạn làm theo bản đồ địa chỉ trong bảng 18, đồng hồ đầu ra IOPLL sẽ không xuất ra đồng hồ chính xác như mong đợi.
Để giải quyết vấn đề này, hãy làm theo cài đặt địa chỉ và Ánh xạ bộ đếm C như trong bảng sau.
Đồng hồ đầu ra |
Bộ đếm C |
Số lượng cao |
Số lượng thấp |
Bật bỏ qua |
Divison Lẻ |
ép xung0 |
C1 (C1) |
00011111 |
00100010 |
00100000 |
00100001 |
ép xung1 |
C2 |
00100011 |
00100110 |
00100100 |
00100101 |
ép xung2 |
C3 |
00100111 |
00101010 |
00101000 |
00101001 |
ép xung3 |
C4 |
00101011 |
00101110 |
00101100 |
00101101 |
ép xung4 |
C5 |
00101111 |
00110010 |
00110000 |
00110001 |
ép xung5 |
C6 |
00110011 |
00110110 |
00110100 |
00110101 |
ép xung6 |
C7 |
00110111 |
00111010 |
00111000 |
00111001 |
Sự cố này đã được khắc phục bắt đầu với việc phát® hành Intel Agilex 7 FPGA Clocking và Hướng dẫn sử dụng PLL phiên bản 2022.11.09.