ID bài viết: 000073861 Loại nội dung: Cài đặt & Thiết lập Lần duyệt cuối: 18/09/2019

Tại sao SDK FPGA cho OpenCL phiên bản 19.2 hiển thị lỗi PR (Cấu hình lại một phần) khi lập trình nhân OpenCL bằng cách sử dụng thiết bị Stratix®10 từ một số hệ thống máy chủ nhất định?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • SDK Intel® FPGA dành cho OpenCL™ Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Intel® FPGA SDK cho OpenCL phiên bản 19.2, bạn có thể thấy lỗi PR khi lập trình nhân OpenCL bằng cách sử dụng các thiết bị Stratix®10 từ một số hệ thống máy chủ nhất định do sự cố DMA không đúng thứ tự .

    Độ phân giải

    Để giải quyết vấn đề này, chuyển trở lại chế độ PIO PR

    1) Mở tệp nằm ở linux64/driver/hw_pcie_constants.h

    2) thay thế đường chỉ định tỷ ACL_PR_DMA_VERSIONID như sau:

    #define ACL_PR_DMA_VERSIONID 0xA0C7C1E6

    3) Tái chạy quá trình gỡ cài đặt aocl và cài đặt aocl để trình điều khiển mới được xây dựng và triển khai.

     

    Sự cố này được lên lịch sẽ được khắc phục trong phiên bản tương lai của Intel® FPGA SDK cho phần mềm OpenCL.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.