ID bài viết: 000073811 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 19/08/2015

Khi sử dụng lõi ARRIA 10 PCI Express IP ở chế độ Avalon-ST, tại sao tôi thấy độ trễ 1 xung giờ giữa đầu ra tx_cred_fc_sel và tx_cred_hdr_fc/tx_cred_data_fc trong mô phỏng, nhưng lại có 2 độ trễ xung giờ trong phần cứng thực tế?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Khi sử dụng Arria® HIP 10 cho PCI Express® ở chế độ Avalon®-ST, bạn sẽ thấy sự khác biệt về độ trễ giữa mô phỏng và phần cứng. Hành vi này là do một vấn đề trong phần mềm Quartus® II.  Hành vi chính xác là có thể thấy trong phần cứng, đó là 2 pld_clk độ trễ giữa 2 chu kỳ nhất định tx_cred_fc_selvà sự xuất hiện của dữ liệu phản hồi lõi trên tx_cred_hdr_fcVàtx_cred_data_fc.
    Độ phân giải

    Để giải quyết vấn đề này, hãy thêm một độ trễ nhỏ vào tx_cred_fc_sel tín hiệu trong bàn thử nghiệm của bạn.  Ví dụ:

    gán #1 tx_cred_fc_sel-sang-lõi = tx_cred_fc_sel;

    Vấn đề này dự kiến sẽ được khắc phục trong bản phát hành phần mềm Quartus II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.