ID bài viết: 000073802 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/09/2011

Trình điều cmu_pll_inclock_period chính xác Stratix II GX và Arria thiết kế GX

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Đối với các biến thể RapidIO sử dụng bộ thu phát tốc độ cao trên một Stratix II GX hoặc Arria GX, giá trị bộ thu cmu_pll_inclock_period phát được đặt không chính xác.

    Không thể mô phỏng và biên dịch cho các cấu hình bị ảnh hưởng.

    Độ phân giải

    Trong tệp < phiên bảnRasio>_riophy_gxb.v, trong bài tập cho tín alt2gxb_component.cmu_pll_inclock_period hiệu, gán giá trị tần số 106/<pll_inclk> thay thế giá trị không chính xác.

    Để tuyên truyền sự thay đổi đối với mô hình mô phỏng chức năng IP, tái tạo mô hình bằng lệnh quartus_map . Tham khảo giải pháp khắc phục tình hình thất thường "Thử nghiệm trình diễn có thể thất bại đối với một số biến thể RapidIO" cho các tùy chọn dòng lệnh thích hợp.

    Vấn đề này sẽ được khắc phục trong phiên bản sau của RapidIO Chức năng MegaCore.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Stratix® II
    FPGA Arria® GX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.