ID bài viết: 000073792 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 29/06/2014

Lỗi (175001): Không thể đặt các LC_PLL_CHANNEL_CLUSTER

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Nếu bạn triển khai PHY độ trễ thấp với liên kết kênh và chế độ fb_compensation trong Quartus® II 12.1 cho Stratix® V mới và cần cấu hình lại Tx PLL, bạn có thể gặp phải lỗi bộ chỉnh ở trên.
    Độ phân giải

    Bạn nên thêm các XCVR_TX_PLL_RECONFIG_GROUP tập cho tx_pll của từng kênh để cho phép kết hợp Tx PLL.

    Bạn có thể tìm thấy tên tx_pll trong các kết quả sau tổng hợp.

    Bài viết liên quan

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.