Khi một thiết bị cấu hình nối tiếp trắng được gắn vào thiết bị Cyclone II và thiết bị mảng cổng lập trình được lập trình trường (FPGA) được định cấu hình trực tiếp thông qua giao diện JTAG, lỗi liên tục có thể xảy ra. Điều này là do FPGA chủ động lái xe trên tín hiệu DCLK trong khi FPGA trong vòng lặp cấu hình lại chế độ Active Serial (AS).
Khi xảy ra lỗi, thiết FPGA không vào chế độ người dùng và chức năng tương ứng. Khi thiết bị cấu hình nối tiếp được lập trình, FPGA năng sẽ hoạt động như mong đợi với hình ảnh được tải từ thiết bị cấu hình ở chế độ AS. Tín hiệu DCLK ngừng bật nguồn sau khi trình điều khiển FPGA cấu hình và phá vỡ vòng lặp cấu hình lại. Sau đó, bạn có thể định cấu hình hình ảnh FPGA hình ảnh mới qua chế độ JTAG. Thiết bị FPGA động như mong đợi.
Thiết lập này sử dụng hai đầu dẫn cáp tải xuống 10 chân trên bo mạch. Điều này cho phép định cấu hình FPGA trực tiếp thông qua giao diện JTAG và lập trình thiết bị cấu hình nối tiếp trong hệ thống thông qua giao diện AS. Các chân MSEL được đặt ở chế độ AS.
Đối với người dùng Quartus II: Để đảm bảo rằng FPGA có thể được định cấu hình thành công trực tiếp thông qua giao diện JTAG, người dùng cần đặt tùy chọn 'Halt on-chip configuration controller' 'ON' trong phần Công cụ --> Options --> Programmer trước khi bắt đầu cấu hình với lập trình Viên Quartus II. Điều này bao gồm sử dụng IP Bộ nạp Flash Nối tiếp vì JTAG được sử dụng để định cấu hình Cyclone II của thiết bị. Họ không cần biên dịch lại thiết kế Quartus II của họ sau khi thiết lập Tùy chọn này thành BẬT.
Hoặc: Đối với những khách hàng không sử dụng lập trình Quartus II để định cấu hình FPGA, họ sẽ cần chèn hướng dẫn CONFIG_IO trước khi bắt đầu chu kỳ cấu hình JTAG. Có thể tải xuống OPCODE của CONFIG_IO hướng dẫn sử Altera hành từ Tệp BSDL.
Hình 1. Kết hợp cấu hình AS và JTAG
