ID bài viết: 000073663 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 01/06/2014

Cảnh báo (177007): Đặt (các) PLL tại vị trí <pll location=""> không có đồng hồ PLL để bù đắp được chỉ định - Bộ chỉnh sẽ cố gắng bù đắp tất cả các đồng hồ PLL</pll>

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy cảnh báo này trong báo cáo bộ chỉnh thiết kế phần mềm Quartus® II nếu vòng lặp khóa pha (PLL) có bật tùy chọn định cấu hình lại không có đồng hồ trả công được chỉ định.

Độ phân giải

Để thiết lập các mục tiêu chi trả cho PLL Intel® FPGA IP PLL cho PLLs có thể định cấu hình lại, tạo một bài tập "Match PLLConfig Clock" trong Quartus II Assignment Editor.
Cú pháp của nút đồng hồ PLL phải cụ thể cho nó được lưu trong Trình chỉnh sửa bài tập.  Lọc trên *divclk[* trong bộ lọc biên dịch bài viết trong trình tìm nút để tìm tên chính xác.

Ví dụ:
clkrst:u_clkrst|adc_pll_ip:u_adc_pll_ip|adc_pll_ip_0002:adc_pll_ip_inst|altera_pll:altera_pll_i|altera_cyclonev_pll:cyclonev_pll|divclk[0]
 
Khi divclk[0] tương ứng với Counter CO trong phiên bản PLL Intel® FPGA IP này.

Giải pháp/khắc phục này dành cho CÁC PLLs có bật tính năng định cấu hình lại.  Xem giải pháp liên quan cho PLLs mà không được bật tính năng định cấu hình lại.

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 14 sản phẩm

FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Cyclone® V E
FPGA SoC Cyclone® V SE
FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.