Bạn có thể thấy cảnh báo này trong báo cáo bộ chỉnh thiết kế phần mềm Quartus® II nếu vòng lặp khóa pha (PLL) có bật tùy chọn định cấu hình lại không có đồng hồ trả công được chỉ định.
Để thiết lập các mục tiêu chi trả cho PLL Intel® FPGA IP PLL cho PLLs có thể định cấu hình lại, tạo một bài tập "Match PLLConfig Clock" trong Quartus II Assignment Editor.
Cú pháp của nút đồng hồ PLL phải cụ thể cho nó được lưu trong Trình chỉnh sửa bài tập. Lọc trên *divclk[* trong bộ lọc biên dịch bài viết trong trình tìm nút để tìm tên chính xác.
Ví dụ:
clkrst:u_clkrst|adc_pll_ip:u_adc_pll_ip|adc_pll_ip_0002:adc_pll_ip_inst|altera_pll:altera_pll_i|altera_cyclonev_pll:cyclonev_pll|divclk[0]
Khi divclk[0] tương ứng với Counter CO trong phiên bản PLL Intel® FPGA IP này.
Giải pháp/khắc phục này dành cho CÁC PLLs có bật tính năng định cấu hình lại. Xem giải pháp liên quan cho PLLs mà không được bật tính năng định cấu hình lại.